关于verilog if语句问题

2024-11-28 07:48:18
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if 不能这么用,一般的情况下必须写在一个过程赋值模块中。
比如:reg b;
always@(a)
begin
if(a==0)
b = 1;
else
b =0;
end
或者用一个连续赋值
比如:wire b;
assign b = (a)?0:1;
这两种方法都可以满足你要的逻辑