Verilog语言 if 语句

三种形式的if语句：
1）if（表达式）语句。如
if(a>b)
out1 = int1;
2）if（表达式）
语句；
else
语句；如
if(a>b)
out1 = int1;
else
out1 = int2;
3）if（表达式1）
语句1；
else if（表达式2） 语句2；
else if（表达式3） 语句3；
…………………...
else if（表达式m） 语句m；
else 语句n；
条件语句必须在过程块语句中是用（initial和always语句），除了这两个语句引导的bedin end块中可以编写条件语句外，模块中的其他地方都不能编写。

这4种情况表达方式是：
if(a>0)
if(b>0) ....... //对应的是a>0,b>0;
else ....... // 对应的是a>0,b<=0;
else
if(b>0)........//对应的是a<0,b>0;
else .........//对应的是a<0,b<0;
不知道你能不能看懂，是使用多重if..else...嵌套用法

if(rxd_state[8:0] = 9'd0)应该是 if(rxd_state[8:0] == 9'd0)吧，还有是否是需要用阻塞式呢