verilog中if的判断语句可以写(posedge 某信号)吗?

2024-11-06 05:11:28
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不能那么写。send_start比较长打一拍就行了
reg send_start_d;
always@(posedge CLK_SP)

send_start_d <= send_start;
这样上升沿可以写成
if(send_start_d == 1'd0 && send_start == 1'd1)就是上一拍还是0这一拍是1我们就认为他是上升沿了