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Verilog HDL中，always @(a,b)与always @(a or b)有什么不同？分别在什么情况下使用？请各位大侠指教。
Verilog HDL中，always @(a,b)与always @(a or b)有什么不同？分别在什么情况下使用？请各位大侠指教。
2024-11-20 18:55:45
推荐回答（1个）
回答（1）：
一样的，前一个是verilog-2003的新语法，就是换了种写法而已
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