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verilog hdl 语言里面，always @ (1) 代表什么意思啊？

2024-11-27 14:57:11
推荐回答（2个）
回答（1）：

五星级牛人. 1=true, 组合电路.
posedge clk 信号跟着时钟节拍跑. 跟弹钢琴的节拍器样, 整个乐队同一个节奏, 别一个人先弹完就胜利了.

回答（2）：

玩起来跟组合电路没区别，没多大意思，还不如用assign

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