Verilog HDL设计中遇到的问题

2024-11-20 17:50:53
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回答(1):

看来你写的是时序逻辑,如果由x得到y,时序逻辑更本得不到你想要的结果。除非你把赋给X的值也同时赋给y。比如说你原来的代码是
x <= A; //我假设A就是使得x发生变化的数
y <= x;
改成
x <= A;
y <= A;
这样就可以同时得到不然是不会同时得到的。

如果换成阻塞赋值,就不会晚一拍,但是时序逻辑一般不建议使用阻塞赋值。用阻塞赋值:
x = A;
y = x;
这样做就没什么意义了。或者可以写成组合逻辑,组合逻辑可以使用阻塞赋值,这样敏感列表里就不能有时序的上升沿或者下降沿这样的信号了。

希望能帮到你,如果还有疑问,欢迎亲追问。

回答(2):

用时钟对X再延长一个时钟周期就行了