各位大侠，本人初学verilog HDL 遇到问题还望帮忙啊！

2024-11-26 04:35:44

推荐回答（4个）

回答（1）：

组合逻辑里用“q=q+a_t”这种写法是最起码的错误。
verilog是用来描述硬件的，不是用来写软件程序的。

回答（2）：

很明显就是说不能用while，还是用可综合语句稳妥

回答（3）：

while一般来说是不可综合的，而for可不可以综合看情况，一般来说，for的循环次数是个常数的时候可以综合，因为这样器件知道要复制相同的电路多少次。repeat据我所知是不可综合语句。
不管怎么说，养成良好的编码风格，写综合代码不用while与repeat

回答（4）：

你看的是什么书，感觉写得不靠谱
建议你去看北航夏宇闻的verilog在百度文库一搜就能找到。
这本书对于初学者来讲是非常好的，里面的程序段都很规范。

各位大侠，本人初学verilog HDL 遇到问题 还望帮忙啊！