首页
58问答库
>
Verilog HDL设计过程中为什么不希望出现锁存器呢
Verilog HDL设计过程中为什么不希望出现锁存器呢
2024-11-25 12:51:53
推荐回答（1个）
回答（1）：
1、首先，锁存器没有时钟参与信号传递，无法做STA；
2、其次，综合工具会将Latch优化掉，造成前、后仿真结果不一致。
相关问答
在时间verilog编码中，什么时候需要用锁存器
如何用Verilog 语言描述一个D锁存器
verilog中这个小程序怎么避免产生锁存器
verilog中为什么锁存器要在电平触发方式下生成
verilog 在写RTL代码时，要尽量避免锁存器吗？做芯片...
白中英的数字逻辑关于SR锁存器,希望大家告诉我什么原理
求教verilog中的问题……
全自动洗衣机控制设计，编写HDL程序并进行功能仿真。我设计了...
最新问答
母羊生完小羊以后总拉拉尿，怎么回事儿？已经打了六天的消炎针，还是不见好。
北京到丹东2257次列车途径哪些城市
不删前妻和前妻家人的微信，他已经放弃这段婚姻了 我们又没有孩子，他又不发朋友圈，又看不到我的动态，
微信退出怎么还走流量
请问怎么删除酷派E600手机“互联网”中的“历史记录”，或恢复出厂值？谢谢！！！
怎样让人们开始有保护环境意识？
上海高考英语词汇量为多少？
我明明有了女朋友，但是心里还是放不下前女友。怎么回事？
帆布鞋和板鞋同样尺码吗?
我阴历生日96年是4月19日。请问我是什么星座？？
