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在verilog语言中，如果always后面没有跟条件，就这样 always begin 。。。 end 这样的是什么意思？？能否

2024-11-25 21:46:14

推荐回答（4个）

回答（1）：

这样的意思一般用在testbench中这种意思是永远执行的意思用来产生仿真激励信号~ 一般这样的语句是不可综合的~

回答（2）：

意思是代码还没有写完。
并不是所有符合Verilog语法的代码都可综合，能综合的只是verilog的一个子集。

回答（3）：

always后面必须要跟条件
否则应该不能通过编译。一般写法是
always@() 括号里面是触发条件

回答（4）：

我今天遇到了，即使在testbench中也不能起作用，相当于没有激励。可以always@（*）

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