verilog中if else和case语句有什么区别

2025-03-23 08:17:47
推荐回答(1个)
回答(1):

case语句在条件比较简单的情况下适用,诸如a=1,2,3,4,5,6...等等。
if else 语句基本上可以处理所有的复杂判定条件,但是在实际电路中占用更多的资源。

所以如果可以用case语句的话尽量用case语句。