内存的时序问题，就是CLK信号，CMD信号，dqs信号，data信号等等的上拉或下拉顺序。其中CMD信号里边又包括了CS，CAS,RAS,WE#信号。 这里边CLK信号波形一定要漂亮，它由clkgen提供的。除了这个最重要的就是观察CS信号跟CLK信号，而cs信号magin为1T，所以最好的情况就是保证它的setuptime跟holdtime都保证半个周期，也就是说cs信号低有效的最低点正好在clk信号的上升沿。因为cas跟ras信号在cs低的时候才有效。所以这样就可以使cas ras信号有更大的容错空间。注：cas ras分别为列地址select跟行地址select。这个时序一般需要专业的示波器才能观察出来。不知道这个回答满不满意。有什么不懂的可以继续问我呵呵
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