当FPGA的一个Bank存在VREF输入或双向的管脚时，为了防止输出的开关噪声转移到VREF和限制输送到VCCIO的噪声水平，FPGA输入输出IO的位置有如下限制（BGA封装的FPGA）：
每个VREF最多支持32个输入；
在Top和Bottom Bank每12个连续的管脚最多只支持9个输出。
在Right和Left Bank每14个连续的管脚最多只支持9个输出；
在VREF和输出管脚（除了DQ和DQS）之间必须用两个输入或空脚进行隔离。一般是空着，因为输入会因为输出管脚引来的噪声而导致读入不正确；
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