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Verilog程序always里有两个敏感参数
Verilog程序always里有两个敏感参数
2024-11-27 06:39:17
推荐回答（3个）
回答（1）：
工艺库中的触发器最多只能有一个时钟输入、一个复位输入、一个置位输入。没有你所描述的3个时钟输入的器件。
回答（2）：
底层硬件不支持这种alwanys
回答（3）：
情况有冲突，如果crl和en同时为1， g该如何赋值呢？
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