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modelsim 编译错误

mul.v(3): (vlog-2155) Global declarations are illegal in Verilog 2001 syntax.

2024-11-29 05:32:33

推荐回答（2个）

回答（1）：

这种文件不能编译，直接include就可以了

回答（2）：

晕.Verilog就是一门语言.写好程序,编译,仿真,综合....

编程可用UltraEdit
编译仿真可用Modelsim
综合就多了.如Syplify ISE Quartus等

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