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利用VHDL语言设计一个分频器，模块时钟输入80MHz,要求输出一路1MHz的时钟信号

2024-11-16 01:41:58

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回答（1）：

LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_ARITH.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY DIV IS 
PORT(CLK: IN STD_LOGIC;
	CLK1: OUT STD_LOGIC);
END ENTITY ;
architecture one of div is 
begin

process(clk )
variable cnt: integer range 0 to 10000:0;
begin 
if clk'event and clk='1'then 
	if cnt=9999 then 
	cnt:=0;
	else cnt:=cnt+1;
	end if;
	if cnt<=4999 then 
	clk1<='1';
	else 
	clk1<='0';
	end if ;
end if;
end process ;
end one ;