把这个verilog HDL用VHDL语言写出来

2024-11-01 07:59:38

推荐回答（1个）

回答（1）：

其中ram初始化赋值不可以被综合。。你稍微看一下VHDL的基本语法
1 需要调用库，和verilog不同
2 input,output书写方法不同
3 case语句差不多，个别地方修改一下
4 VHDL中上升沿用clk'event and clk='1' 来表示仔尺，并且是要加在process 下面用if 作为判断
5 if语句和verilog不一样。。VHDL中的if相对昌戚绝严谨，if () then ,else, end if. elsif
6 VHDL中不耐姿用assign,reg,wire 等，类似是signal,varible

本人对于VHDL，verilog只是了解，如有错误，欢迎指正