在用verilog编写三段式状态机的时候,我看网上很多地方都是提到格式如下:always @ (posedge clk or negedg

2024-12-02 14:39:50
推荐回答(2个)
回答(1):

1.第二段如果用时序逻辑,会导致你的状态机对输入条件的引起的变化多延迟一拍。
2.CS比NS慢一拍,如果用CS,你的o1,o2都会晚一拍。

回答(2):

都用时序逻辑的话,功能上没有什么区别,只是速度会慢一半。第三段假如case里边用CS的话,与第二段要么相矛盾,要么多此一举。