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一段用verilog编写的testbench程序，不知道有什么错误。

2025-03-23 04:01:41

推荐回答（4个）

回答（1）：

删除initial块内部以下内容：
#100;
forever
#50 clk=~clk;

在initial块外部（注意是外部，不是内部）添加以下内容：
always #50 clk= ~clk;

另外，initial内部的“rst_n = 1;　”也要改成以下形式：
rst_n=1'b0;
#3
rst_n=1'b1;
以便对电路进行复位。

回答（2）：

你把这句移出Initial看看,即放在endmodule前. 我也不确信,试试看吧.
forever
#50 clk=~clk;

回答（3）：

你给CLK赋个初值，看看能行不

回答（4）：

仿真时间跑少了吧