58问答库 > FPGA锁相环 pll 进行倍频时有没有最高倍频的限制 cyclone 2系列的FPGA

FPGA锁相环 pll 进行倍频时有没有最高倍频的限制 cyclone 2系列的FPGA

2024-11-04 17:27:11

推荐回答（2个）

回答（1）：

有限制
1.输入时钟频率范围限制，有最大值和最小值，看datasheet
2.在输入时钟满足限制的情况下，倍频的系数m和d是有限的，例如m最大是20，d最大是10
那么这个pll能实现对输入频率做20倍频和10分频，例如输入1MHz时钟，做20倍频那么就可以得到20MHz时钟，分频原理是一样的
所以pll是不能产生任意频率的
4k的倍频，直接用1个pll是无法实现的，可以考虑pll级联，但要注意频率限制

回答（2）：

自己在软件上试啊。只要能编译过就说明可以！

FPGA锁相环 pll 进行倍频时 有没有最高倍频的限制 cyclone 2系列的FPGA

FPGA锁相环 pll 进行倍频时有没有最高倍频的限制 cyclone 2系列的FPGA