首页
58问答库
>
Verilog中，如何实现一个module调用另一个module中的reg变量？
Verilog中，如何实现一个module调用另一个module中的reg变量？
2024-11-03 02:32:34
推荐回答（2个）
回答（1）：
不能调用，只能拉到各自输入输出口再连接。
回答（2）：
module A ;
reg a;
endmodule
module top;
wire b;
A u_A();
assign b = u_A.a; // 这就是你要的
相关问答
最新问答
打别人电话听到滴声后就自动挂断，然后手机上显示来电被限制， 打过去对方也没有任何提示，是什么情况？
谁有cctv5的NBA赛程直播表。还有今天几点有比赛啊。还有明天几点的。骑士的那个是8。30么？
乌鲁木齐到北京地图上的距离是多少
武汉职业技术学院离光谷广场有多远
电视剧青天衙门第一部有免费的可以看吗
苹果电脑用久了会卡吗
宏基vn7-591G在官网上下载那个版本的无线网卡驱动好
怎样在百度的mp3搜索中查mmf铃声
庄家打压股价为什么还要拉高?
哈尔滨在哪
