在Verilog中always有以下几种用法我搞不懂区别和意思: always @ (*) always @ * always

2024-11-10 15:45:44
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1.always@后面内容是敏感变量(电平敏感或上升下降沿敏感),always@(*)里面的敏感变量为*,意思是说敏感变量由综合器根据always里面的输入变量自动添加,不用自己考虑。 2.如果没有@,那就是不会满足特定条件才执行,而是执行完一次后立马执行下一次,一直重复执行。3.第二个没见过。