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QUARTUS中编译Verilog程序出现如下错误，该如何解决
QUARTUS中编译Verilog程序出现如下错误，该如何解决
2024-11-16 11:39:17
推荐回答（2个）
回答（1）：
门级仿真需要生成门级网表以及延时参数模型，运行process->start->start EDA netlist writer
回答（2）：
错误意思是没有找到门级网表文件，后仿必须要有这文件才行
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