verilog描述的是硬件电路。所以initial语句只能用在仿真时测试平台testbench中。可以使用状态机来描述你说的功能。 初学者两天可以搞定，具体步骤如下： 1.根据功能画出状态转换图 2.参考状态机写法，将你的图用verilog实现 3.按要求编写仿真平台testbench 4.状态机和测试平台编译通过后使用quartus或ISE调用modelsim仿真 5.仿真通过，设计完成
